DAC에서 PLL을 중복 사용하기 S/PDIF수신기가 클럭신호을 추출할 때의 핵심이 수신기 내부에 있는 PLL(Phase Locked Loop)입니다. 이 때 PLL은 어떤 기준 클럭 (예를 들어 44.1KHz) 근방에서 S/PDIF선으로부터 들어오는 클럭신호가 있는지 탐색하여, 만약 그런 클럭신호가 있으면 이 클럭신호에 Lock하고 그 다음부터는 Lock된 클럭스트림의 클럭속도에 맞추어 lock된 클럭속도를 조금씩 보정하는 것이죠. 즉, lock된 클럭스트림의 클럭속도를 따라 PLL 자신의 클럭속도를 보정해가면서 클럭신호를 새롭게 생성합니다. 그러면, 의문이 생기는데 S/PDIF 수신기의 PLL이 초기에 44.1KHz 클럭신호를 입력 S/PDIF 데이터선에서 발견했으면 그 후로는 아예 자체 내부 클럭생..